台积电早期5nm测试芯片良率80%，明年或迎来大规模量产

10 层以上的 EUV 技术铺用，创新打破当今芯片掩模数量增加的膨胀传统，充分展现芯片设计 DTCO 效果，让测试芯片的逻辑密度增加 1.84 倍，能效增加 15%，功耗降低 30%，率先拉开 2020 HVM 的工艺预定序幕。

 

本月，在 2019 IEEE IEDM 会议上，台积电用一篇新论文概述了其 5nm 工艺的初步成果。

5nm 工艺，将会成为目前采用 N7 或 N7P 工艺的客户未来的新选择，因为它采用了这两个工艺的部分设计原则：新的 N5 工艺将保证 7nm 变体的全节点增加，并在 10 层以上广泛使用 EUV 技术，减少了生产 7nm 过程中的步骤。新的 5nm 工艺还实现了台积电的下一代（第五代）鳍式场效应晶体管（FinFET）技术。

 

 

 

关键参数披露

台积电声称，5nm EUV 工艺的整体改变在于：逻辑密度增加约 1.84 倍，能效增益 15%，功耗降低 30%。目前对 256Mb 的 SRAM 和一些逻辑芯片进行测试，平均产率为 80%，产率峰值大于 90%。因此，尽管可以将尺寸缩小到现代移动芯片，产率就低很多。该技术目前处于风险生产阶段，计划于 2020 年上半年实现量产。这意味着基于 5nm 共工艺的芯片将在 2020 年下半年准备就绪。

目前，台积电 7nm 工艺的晶体管密度约为 96.27MTr/mm2，这意味着新的 5nm 工艺应该在 177.14MTr/mm2 左右。

作为把控生产风险的一部分，工厂在生产大量的测试芯片，以验证工艺是否正常工作。对于 5nm，台积电披露了这样两款芯片：一款基于 SRAM，另一款结合了 SRAM、逻辑和 IO。

对于 SRAM 芯片，TSMC 展示了同时具有高电流（HC）和高密度（HD）的 SRAM 单元，其大小分别为 25000nm2 和 21000nm2。台积电正以目前最小尺寸的说法，积极推广其高密度 SRAM 单元。

关于组合芯片，台积电表示，该芯片由 30% 的 SRAM、60% 的逻辑（CPU/GPU）和 10% 的 IO 组成。芯片中有 256Mb 的 SRAM 单元，这意味着我们可以计算一下其面积大小。一个 256Mb SRAM 单元大小在 21000nm2，给出了 5.376mm2 的芯片面积。台积电表示，该芯片不包括自修复电路，这意味着我们不需要添加额外的晶体管来实现这一功能。如果 SRAM 单元占芯片的 30%，那么整个芯片应该在 17.92mm2 左右。

对于这种芯片，台积电公布的平均产率约为 80%，每片晶圆的产率峰值超过 90%。知道了成品率和晶粒尺寸，我们可以使用一个在线晶圆/晶粒计算器来推断缺陷率。简单起见，我们假设芯片是方形的，我们可以调整缺陷率，使成品率等于 80%。通过计算器，以 300mm 晶圆和 17.92mm2 的晶粒计算，每个晶圆中存在 3252 个晶粒。80% 的成品率意味着每个晶圆有 2602 个合格的晶粒，这相当于缺陷率为每平方厘米 1.271 个。

因此，一个 17.92mm2 的晶粒并不能表明这是一个高性能的现代工艺芯片。新工艺做文章的第一个芯片通常是移动处理器，特别是高性能移动处理器，因为它可以分摊新工艺的高成本。基于调制解调器的支持，芯片的尺寸在近年来被不断扩大，例如，在 7nm EUV 上构建的麒麟 990 5G 芯片，尺寸接近 110mm2。

有人可能会认为，AMD 的 Zen2 芯片组是更适用的芯片，因为它出自非 EUV 工艺，更容易转变为 5nm EUV。但这件事还需要一段时间，并需要通过使用高性能库将降低密集度。

这种情况下，让我们以台积电工艺第一代移动处理器，100mm2 芯片中的晶粒为例。同样，认为晶粒为正方形，缺陷率为每平方厘米 1.271 个，这时将保证 32.0% 的成品率。对于处于生产风险中的工艺来说表现是非常好了。100mm2 芯片可获得 32.0% 的收益率，对于一些想要领先的早期使用者来说，已经足够了。（对于任何想要将这种缺陷密度与 10.35×7.37mm 的 Zen 2 芯片尺寸进行比较的人，这相当于 41.0% 的成品率。）

 

 

台积电芯片测试：CPU和GPU频率

当然，芯片测试出的产率也许就意味着什么。一个成功的芯片可能随时处在就绪的状态，而缺陷率从来不被纳入对工艺能驱动多大功率和频率的思考范围内。作为本次公开的一部分，台积电还提供了一些测试芯片的「shmoo」电压与频率的关系图作为展示。

 

对于 CPU，在 0.7V 时频率为 1.5GHz，在 1.2V 时上升至 3.25GHz。
对于 GPU，在 0.65V 时频率为 0.66GHz，在 1.2V 时上升至 1.43GHz。

有人可能会说，这些数据并不是特别有用：CPU 和 GPU 的设计存在非常大的不同，一个深度集成的 GPU 可以根据它的设计，在相同电压下获得更低的频率。不幸的是，台积电没有透露他们用什么作为 CPU/GPU 的示例，尽管 CPU 部分通常被认为是 Arm 内核（尽管它可能只是这么大芯片上的一个内核）。这通常取决于流程节点的主要合作伙伴是谁。